第3章 寄存器与总线

module bus_arbiter (
    input  clk,
    input  rst_n,
    input  [7:0] addr_bus_a,
    input  [7:0] data_bus_a,
    input  [7:0] addr_bus_b,
    input  [7:0] data_bus_b,
    output [7:0] addr_bus,
    output [7:0] data_bus
);
    // 简单的轮询仲裁
endmodule