2026年7月5日 1 min verilog / fpga / cpu / risc-v 用 Verilog 实现五级流水线 CPU 从 IF/ID/EX/MEM/WB 五级开始，逐步实现一个可运行 RISC-V 指令的 CPU 流水线概述# 经典五级流水线将指令执行分为五个阶段。 数据冒险# 当后续指令依赖前序指令的结果时，需要转发或暂停流水线。